Soporte del estándar C de RISC-V y estudio de fusión de macro operaciones

Maidana, Carlos Eduardo

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Campo DC	Valor	Lengua/Idioma
dc.rights.license	Licencia Atribución 2.5 Argentina (CC BY 2.5 AR)	spa
dc.creator	Maidana, Carlos Eduardo	spa
dc.date	2026	spa
dc.date.accessioned	2026-07-04T17:10:14Z	-
dc.date.available	2026-07-04T17:10:14Z	-
dc.identifier	https://ror.org/01bmj8t37	spa
dc.identifier.citation	Maidana, C. E. (2026). Soporte del estándar C de RISC-V y estudio de fusión de macro operaciones (Informe de proyecto C2-ING-C113). Universidad Nacional de La Matanza. http://repositoriocyt.unlam.edu.ar/handle/123456789/2835	spa
dc.identifier.uri	http://repositoriocyt.unlam.edu.ar/handle/123456789/2835	spa
dc.description	RISC-V fue concebida como una arquitectura abierta, de fines educativos y de investigación, pero rápidamente está siendo adoptada por fabricantes de microprocesadores en productos comerciales y se prevé que su uso a futuro sea aún más notorio. Dentro de todos los factores posibles a los cuales le podemos atribuir este suceso, probablemente el más destacable sea el hecho de ser una arquitectura libre y abierta sin necesidad de pagar cánones (royalties) por el uso de la misma. Compañías tales como Alphabet, Microchip, Alibaba y Huawei, entre otras utilizan o están interesadas en esta arquitectura sumado al hecho de que esta no deja de ser utilizada en el ámbito académico. Al tener estas cualidades, RISC-V ofrece la posibilidad de implementar hardware a medida siempre respetando el estándar, siendo esto muy atractivo para las empresas desarrolladoras de microprocesadores y para cualquiera que desee hacer uso de la misma. A partir de lo anteriormente mencionado la eficiencia en la implementación de RISC-V junto con el uso optimizado de la memoria dependen de los fabricantes y al comenzar a ser una arquitectura mucho más extendida fuera del ámbito académico estas cualidades comienzan a tener cada vez mayor preponderancia. Uno de los puntos a analizar que tiene un impacto directo en la eficiencia y en la memoria es el tamaño de la palabra. Las palabras en RISC-V varían dependiendo de la versión implementada. Si la versión es RV32 los registros y el espacio de direcciones es de 32 bits, en cambio si la versión es RV64 estos cambian a 64 bits. Lo dicho anteriormente no quiere decir que el tamaño de las instrucciones esté circunscritos solamente a esas dos longitudes fijas, debido que para evitar las posibles limitaciones que esto provocaría, RISC-V permite extender las mismas en segmentos de 16 bits admitiendo así instrucciones de 32, 48 y 64 bits, entre otras.	spa
dc.description	Fil: Maidana, Carlos Eduardo. Universidad Nacional de La Matanza; Argentina.	spa
dc.format	application/pdf	spa
dc.format.extent	5 p.	spa
dc.language	spa	spa
dc.publisher	Universidad Nacional de La Matanza. Secretaría de Ciencia y Tecnología	spa
dc.relation	info:eu-repo/grantAgreement/UNLAM/CYTMA2-PIDC/C2ING-115/AR.Buenos Aires. San Justo/Soporte del estándar C de RISC-V y estudio de fusión de macro operaciones	spa
dc.rights	info:eu-repo/semantics/openAccess	spa
dc.rights	https://creativecommons.org/licenses/by/2.5/ar/	spa
dc.subject	SOPORTE LOGICO	spa
dc.subject	CODIFICACIÓN POR COMPUTADORA	spa
dc.subject	INGENIERIA DE PROGRAMAS INFORMATICOS	spa
dc.subject	PROGRAMAS DE CODIGO ABIERTO	spa
dc.title	Soporte del estándar C de RISC-V y estudio de fusión de macro operaciones	spa
dc.type	info:eu-repo/semantics/report	spa
dc.type	info:ar-repo/semantics/informe técnico	spa
dc.type	info:eu-repo/semantics/acceptedVersion	spa
Aparece en las colecciones:	Investigaciones

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