1. Repositorio CYT
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3. Revista Digital DIIT
4. 2022, Vol. 7, Nro. 1

Autor(es):	Gho, Edgardo Alberto
Título:	Penalidades en lecturas no alineadas dentro de Microcontroladores RISC-V
Descriptores y temas:	SOPORTE LOGICO PROGRAMAS DE COMPUTADORA
Editor:	Universidad Nacional de La Matanza. Departamento de Ingeniería e Investigaciones Tecnológicas
Referencia sugerida:	Gho, E. A. (2022). Penalidades en lecturas no alineadas dentro de Microcontroladores RISC-V. Revista Digital del Departamento de Ingeniería e Investigaciones Tecnológicas, 7(1), 1-9. https://doi.org/10.54789/reddi.7.1.2
Resumen y filiaciones:	La arquitectura RISC-V fue concebida con el fin de evitar los problemas de sobrecarga de instrucciones de las arquitecturas x86 y ARM. Su definición es abierta dejando librado los detalles de la microarquitectura al diseñador del procesador. Las implementaciones de microcontroladores RISC-V se comportan de manera distinta en cuanto a los accesos a datos de forma no alineada. Si bien los compiladores buscan evitar este tipo de accesos, determinadas estructuras de datos requieren los mismos en ámbitos donde la memoria es limitada. En este artículo se estudia la implementación de tres microarquitecturas RISC-V en cuanto a los accesos a memoria no alineados y se plantea un código que permite salvar la ejecución de programas que realizan accesos no alineados cuando la microarquitectura no tiene soporte para los mismos. En los casos donde la microarquitectura soporta accesos no alineados se estudia el impacto en la eficiencia de ejecución de instrucciones. Fil: Gho, Edgardo Alberto. Universidad Nacional de La Matanza; Argentina.
URI:	http://repositoriocyt.unlam.edu.ar/handle/123456789/1405
Aparece en las colecciones:	2022, Vol. 7, Nro. 1

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